"It's not about perfect. It's about effort. And when you implement that effort into your life… every single day, that's where transformation happens. That's how change occurs. Keep going, remember why you started."
這張圖是假的啦,是amdzone那幫人的愚人節惡作劇.不過採取這種設計的可能性也是有的.
後藤說這個是真的？容易產生氣泡的int部分做得更龐大，反過來比較能塞滿的float部分雖然也有增長但卻是共享的。
我覺得... 這張應該是假的，但可以從裡面推敲出最後的規格。就我看來啦：L1 D-Cache: 16kB 很合理L1 I-Cache: 128kB 太大，應該是 64kBTrace Cache: 別傻了，機率太低，這設計太貴L2 Cache: 我覺得應該是 2MB per BD ModuleL3 Cache: 一顆 die 8MB 剛剛好，反正 AMD 以前也在 Sandtiger 講過了L4 Cache: 我覺得機率不高，Socket G34 應該沒預留 L4 Cache Bus，AMD 也不太可能做支援 L4 的 ChipsetALU: 不可能這樣加倍啦，四個 AGU per core 也未免太多了FPU: 這和去年公布的完全相同Load and Store: 應該不會有錯反正九月應該就知道答案了。到時候再看看我猜的準不準。XD
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這張圖是假的啦,是amdzone那幫人的愚人節惡作劇.不過採取這種設計的可能性也是有的.
回覆刪除後藤說這個是真的？
回覆刪除容易產生氣泡的int部分做得更龐大，反過來比較能塞滿的float部分雖然也有增長但卻是共享的。
我覺得... 這張應該是假的，但可以從裡面推敲出最後的規格。
回覆刪除就我看來啦：
L1 D-Cache: 16kB 很合理
L1 I-Cache: 128kB 太大，應該是 64kB
Trace Cache: 別傻了，機率太低，這設計太貴
L2 Cache: 我覺得應該是 2MB per BD Module
L3 Cache: 一顆 die 8MB 剛剛好，反正 AMD 以前也在 Sandtiger 講過了
L4 Cache: 我覺得機率不高，Socket G34 應該沒預留 L4 Cache Bus，AMD 也不太可能做支援 L4 的 Chipset
ALU: 不可能這樣加倍啦，四個 AGU per core 也未免太多了
FPU: 這和去年公布的完全相同
Load and Store: 應該不會有錯
反正九月應該就知道答案了。到時候再看看我猜的準不準。XD