說到Merom

現在確定以下幾點：

˙TDP最高34W。
˙14 stage。
˙有VT、LT、EM64T，但是就沒有HT。
˙「可能」採取四組complex decoder。
˙issue rate/dispatch rate/execution width「可能」都是4。
˙每個核心各自擁有32kB I-cache與32kB D-cache。
˙兩個核心的L1 cache可以直接對傳資料，跳過L2 cache，避免snooping。
˙雙核心共用2MB或4MB L2 cache。
˙時脈還是未定，應該介於2.2GHz至2.4GHz。
˙FSB預設667MHz，但是保有提升至800MHz的空間（for Santa Rosa）。
˙MNI（Merom New Instructions），細節不明。
˙Vanderpool 2「Rockton Technology」，細節不明，搞不好就是上者。

浮點數multiply-add fusion則是值得注意的焦點，因為如果將兩個獨立的multiply及add動作併在一起，可能就無法符合IEEE 754/854所定義的精確度規範。

目前的說法是：Intel可能會另外在現有的control register中設定一個flag，或著是乾脆透過新增指令的方式來達成（界定某個指令執行序列中才能啟動該功能）。不過，以Intel的立場而言，他們絕對會「盡量鼓勵」multiply-add fusion，到時候新版本的IA-32 Optimization Manual一定會很精采。當然，這些都是一年以後的事情了。