Intel Compiler 10.1.011 & Windows Server 2003 R2 Platform SDK

懶得在Intel網站填寫資料的人，可以直接從這裡下載。

Intel C++ Compiler for Windows:

Intel C++ Compiler 10.1.011 for IA-32/Intel64

Intel C++ Compiler 10.1.011 for IA-32

Intel C++ Compiler 10.1.011 for Intel64

Intel C++ Compiler 10.1.011 for IA64

Intel Visual Fortran Compiler for Windows:

Intel Visual Fortran Compiler 10.1.011 for IA-32/Intel64

Intel Visual Fortran Compiler 10.1.011 for IA-32

Intel Visual Fortran Compiler 10.1.011 for Intel64

Intel Visual Fortran Compiler 10.1.011 for IA-64

Microsoft Windows Platform SDK:

Windows Server 2003 R2 Platform SDK Web Install

Windows Server 2003 R2 Platform SDK Full Download

Windows Server 2003 R2 Platform SDK ISO Download

備份一下，因為正在讓封印已久SPEC CPU 2000大復活，好像有超過一年沒跑了說....

好文推薦：媒體，到底還要墮落多久?

媒體，到底還要墮落多久?

不過，我的感想是，連「什麼都漲，只有薪水不漲」這句話都看不出本質上謬誤的人，應該好好想一個問題：錢都到哪裡去了？

ナイトウィザード The ANIMATION主題曲「KURENAI」....

聽完完整版本後，我的唯一感想是.... 靠，TV Size為何沒有那最後一句"Keep my promise forever"呀！那才是壓軸啊～少了這句，就有點虎頭蛇尾的感覺。

[洨言洨語]如果亡羊補牢來不及，怎麼辦？

答：那就趕羚羊吧....（茶）

嗚，今天怎麼好冷啊～

週六深夜的亂拍

人不是我殺的啊！XD

原始連結

[PC Shopper十二月的遺珠之憾]處理器「豆知識」：什麼是CSI/QPI？

問：什麼是CSI？

答：CSI全名是「Common System Interface」，是Intel研擬已久、用來取代系統前端匯流排（FSB）的全新系統連結架構。不過，Intel有鑑於「整體系統架構的效率有賴於所有的環節，包含記憶體控制器」等行銷策略考量，所以不再使用CSI一詞，正名為「QuickPath」，而修改如下：

整體系統架構→Intel QuickPath architecture

CSI→Intel QuickPath interconnect

記憶體控制器→Intel QuickPath memory controller

相關技術的汎用稱呼→Intel QuickPath technology

當然，相信CSI這行之有年的名詞，還會存活很長的一段時間，而QuickPath「染指」的領域，也會越來越多。

問：那CSI技術有哪些重要特色？

答：CSI基本上是一個序列化（Serial）的高速差動式（Differential）傳輸點對點連結，傳輸端（TX）與接收端（RX）各自20位元寬（邏輯上包含16位元資料傳輸、2位元標定通訊協定，與CRC偵錯的2位元）。此外，一對CSI連結除了20×2×2 = 80條資料線外，兩個傳輸方向各自需兩條前饋時脈控制線，所以總計84條。基本上，Intel在設計CSI時，花了不少功夫考量到佈線的成本與便利性。

CSI的最高資料傳輸時脈為4.8或6.4GHz，實際運作時脈只有其一半，這樣的一對連結大約可提供24至32GB/s的理論頻寬，遠勝過老舊的FSB。

問：[大哉問]Intel的CSI和AMD採用的HyperTransport有什麼不同？

答：（省略幾萬字）CSI完全是從連結多處理器的角度思考，所以其通訊協定直接整合原生的快取資料一致性（Cache Coherence）、記憶體預先擷取機制及虛擬通道等技術，但屬於業界公開標準的HyperTransport則是I/O需求導向，所以AMD才自行擴充其規格，推出ccHT（cc就是Cache Coherence的意思）。

最明顯的例子是，Intel仍以PCI Express當I/O主力，而AMD K8平台卻能讓採用HyperTransport外接介面HTX的板卡直接連接處理器，降低傳輸延遲。

這兩者之間彼此有好有壞，CSI適用多處理器環境，應享有效能優勢，而HyperTransport則讓AMD的平台擴充彈性享有其他第三協力廠商的支援。至於快取資料一致性的部份，Intel CSI的MESIF與AMD ccHT的MOESI，雙方也是各有勝負，實際的表現，就讓時間來證明。

問：作者如此語焉不詳，哪裡可以看到最完整的資料？

答：目前Real World Technology的David Kanter博士有一篇非常好的文章徹底分析CSI的架構，網址如下：

http://www.realworldtech.com/page.cfm?ArticleID=RWT082807020032

該講的，這篇都講了，強烈建議有興趣的讀者讀完這篇文章，或著去Intel的IDF網站「探險」，相信一定會有很好的收穫。

在日本，媒體業是很崇高的工作，日報記者到了三十歲就可平均年收千萬日圓

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在台灣，則是「好好的人，為何去當記者呢？」。

然後出版社也是一堆缺人缺很大，結果台灣一堆自視甚高眼睛長在頭頂的大學畢業生整天哭找不到工作，唉。

[好文推薦]A brief architecture overview of VMware ESX, XEN and MS Viridian

最近上班找資料時，意外翻到的：

文章連結

話說回來，我最近實在被這票virtualization整的蠻慘的，唉。

微軟的CIO被fire....

Microsoft Fires CIO Stuart Scott

Microsoft would not share details beyond saying that Scott was let go after an investigation for violation of company policies.

某人有云：該不會是微軟內部用了太多的Linux吧？（跑）

願明年在Yamato Lab重現此景

原始圖片

延期的電腦王十一月「達人之路」造成棘手麻煩的內容

嗯，這兩三天被「關切」的很厲害。沒辦法，因為當初異想天開，想要東施效顰全防187期「ATFski-俄羅斯的折翼戰機 I-1.44/3-37」的論述結構（這篇則是模仿全防某期FLAK介紹美國極光極音速偵察機的方式），結果還真的造成難以像像的麻煩，寫起來綁手綁腳。

下面的內容不見得會沿用在十二月出刊的電腦王，所以姑且就貼出來 吧。

「P6計畫有幸於整個設計團隊在這之前，都毫無設計任何x86處理器或在Intel工作的經驗。（The P6 project was blessed with a team whose members either had never worked on Intel’s x86 chips or had never worked at Intel.）」P6處理器總架構設計師Robert Colwell在回憶錄「The Pentium Chronicles」第一章序言的結尾，表示P6的設計並不陷入英特爾既有的思考巢臼，自縛手腳，經驗固然重要，但資源與包袱往往是一體的兩面，當你面對的是全新的環境與挑戰，放下固有的思維與遺產，反而會有意想不到的收穫。

繼上期廢話連篇…呃，要言不煩、洨以大液…不對，長篇大論的解釋Pentium Pro的誕生背景、市場考量，與一個成功處理器微架構應具備的條件，本期就進入正題：相較於1990年代初期的競爭對手，P6的設計究竟有何過人之處，可以讓Intel維持長達數年的市場優勢？

相同製程的兩倍P5效能：回顧P6的原始計畫需求

在P6專案啟動之初，Intel高層就設定了頗具野心的目標：使用相同製程技術時，P6的效能可以達到P5的兩倍。換言之，如不採取截然不同的設計路線，難以實現這在當時簡直豪洨到讓人精盡人亡的遠大理想。更何況，那時候也沒人知道P5究竟還有多少發展潛力與潛在瓶頸。

回顧P6的原始計畫需求，Intel對P6的期望是三個S：「超管線（Superpipeline）」、「超純量（Superscalar）」與「延展性（Scalability）」。

首先，階段更多、深度更深的「超管線（Superpipeline）」，可提高運作時脈與未來的成長空間，這個能力除了產品推出之際就能取得效能優勢外，也可以強化未經最佳化應用程式的表現，擴大應用範圍。

在長期市場競爭中，這種能力更能徹底改變處理器廠商的勢力版圖和研發進程：高效能x86處理器的開發時間動輒三四年（Pentium Pro是「四百壯士」奮鬥四年半的血淚結晶），投入經費動輒上億美元，假若產品壽命僅一兩年，不但需迅速進行新產品的開發，難以採取前瞻性的設計與電路製程最佳化，而且先前產品的投資是來不及回收的，最後就會陷入惡性循環，持續以卵擊石，逐步消耗殆盡。

我們回頭檢視從1995年Pentium Pro誕生到2000年Pentium 4問世的六年間，Intel的諸多競爭對手，AMD陸續推出K5/K6/K7，Cyrix發表M1/M2/III（得加上被腰斬的M3「Jalapeno」），IDT/Centaur更在三年內就催生C6/C2/C5，外加「插花」的Rise mP6與Transmeta Crusoe，除了AMD K7曾率先出衝破1GHz大觀、短暫威脅Intel外，沒半個具備挑戰P6的本錢，但P6的勢力版圖早已迅速擴展到各個領域，無人能擋。

其次，「超純量（Superscalar）」則是在無須重新編譯程式碼的前提上，單一時脈週期內至少擷取、解碼、執行、寫回超過一個指令的能力，處理器需具備複數的指令解碼器（擁有Trace Cache的NetBurst是極罕見的例外）與執行單元。即使處理器設計傾向於透過拉高時脈來支撐效能，但礙於記憶體系統的瓶頸與應用程式的特性，真正的實際效能表現與時脈成長幅度相去甚遠，難以避免加寬指令執行寬度。在Pentium Pro之前，Pentium已是x86世界第一個採用超純量架構的處理器，只是有著執行單元使用率不彰的問題。

值得注意的是，超管線結合超純量後，為了更加有效利用龐大的內部執行單元，降低暫存器相依的影響，就衍生出非循序指令執行能力（OOOE，Out-Of-Order Execution）的需求。講的更遠一點，OOOE整合動態分支預測，指令預測執行能力（Speculative Execution）就呼之欲出了。

不過，越複雜、寬度越寬的超純量設計往往越不利於高時脈，兩者之間需取得平衡點，近期IBM Power6就是最好的例證：時脈4.7GHz的Power6，相較於時脈僅有一半的Power5 2.4GHz，其效能領先幅度只有40%，因為IBM為了提高時脈，大幅簡化非循序執行核心到幾乎「殘廢」的地步。在後面，我們將看到Intel在這部份的取捨與折衷。

至於「延展性（Scalability）」著眼在原生支援多處理器環境，尤其是不需要特殊的系統連接晶片組（Glue Logic），就可構建多處理器伺服器及工作站的擴充能力，這在當時，都是高階RISC處理器與CISC大型主機的專利。

值得注意的是，對那時候的Intel而言，IBM/Sun/SGI/HP等Unix廠商的多處理器系統架構實在太花錢，對進攻該市場仍成敗未卜的P6來說，成本控制也會有不好的影響，因此依然以簡單的FSB（Front-side Bus，前端系統匯流排，相對於連接L2快取的Back-side Bus）為基礎，在強化快取資料一致性協定（Cache Coherence Protocol）與新增分割交易傳輸(Split-Transaction)之外，作最小限度的考慮。

事後證明，P6多處理器系統的低成本與低價格，讓x86在短短的數年內，就幾乎吃光四處理器以下的伺服器/工作站市場。反過來說，FSB多處理器架構因太過成功，反而變成日後Intel的包袱，與平白送給AMD的機會，而這又是另一個完全不同的故事了。（以下省略一萬字）

原來這就是「舉槍自盡」XD

打了二十分鐘的手槍，不死也難啊！XD

2008年春節日本行草案第二版本

大前天上班時間MSN收到某李爽傳來的2008年曆，赫然發現一個驚人的事實：

原來2/2 2/3是週末....

所以日本行就「自動延長」兩天了，追加箱根行程。

時間：2/2至2/10，九天八夜。

預設hotel：東京巨蛋飯店。（水道橋）

2/2 出發，傍晚閒晃上野、秋葉原，晚上水球東京大食團。（預定台灣四人、日本兩人、香港一人）

2/3 早上出發至淺草橋，搭車至日光，在雪地中艱苦健行，泡露天溫泉泡到全身軟掉。

2/4 日光一日遊，傍晚回東京，視當時體力而定，可能會跑台場某間五月去過、可看著彩虹大橋夜景的居酒屋。

2/5 東京一日遊：明治神宮、吉卜力美術館、築地、銀座。

2/6 橫濱一日遊：麒麟橫濱啤酒村、新橫濱拉麵博物館、鐮倉、江之島、港區夜景，最後到新宿的Royal Host舉辦年夜飯。

2/7  出發去箱根，泡溫泉泡到全身軟掉。（計畫中）

2/8  箱根一日遊，傍晚回東京，晚上未定。（計畫中）

2/9 自由行，各自亂跑。（我可能凹某人開車載我去富士山晃一圈，或著跑琦玉縣拜訪鬍子大叔）

2/10 早上各自亂跑，下午約3:00回飯店搭bus去成田機場，回家。

2/11 沈澱心情，迎接工作。