Chip-Architect的Nehalem解體圖....

不過....根據現有的資料，我還是覺得Nehalem應該沒有dedicated L2 cache，而是quad core共享8MB L2。

後藤大叔先前猜測Nehalem會導入PARROT，我自己認為機會也不高。更何況，說到core面積為了SMT而爆增，過去已經有IBM Power4→Power5的案例了，Merom的情況，實在不見得適用NetBurst....

Update (10/9): Intel的Glenn J. Hinton在IDF有透露Nehalem擁有三層cache，這樣的話，也許真的就是32kB/32kB L1 x 4、1MB L2 x 2、6MB L3 x 1的結構了。有空我再談談這個問題。